アウト設計、特性検証、信頼性検証、FPGA設計 評価検証：次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

） ■有給休暇：入社月から6ヶ月勤務後、初年度10日付与。 年間休日数：2024年4月〜2025年3月実績 ［応募資格］ 学歴不問 ＜応募資格/応募条件＞ ■必須条件： Verilog/VHDLでの設計経験...ツール； Verilog 【雇入れ直後】電気電子系設計開発業務 ■当求人の魅力： ・車載向け高電圧ACインバーターの設計 ・電気回路シミュレーション ■当社の特徴： ・1972年創業と歴史が長く、創業当時から大手メーカー様の設計・開発...

アウト設計、特性検証、信頼性検証、FPGA設計 評価検証：次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

環境構築（UVM／SystemVerilog） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo...

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図設計、回路シミュレーション、verilogシミュレーション、回路合成 ■主な環境/使用技術 ・Unix（Linux）、Windows、C言語、Vivado、DDR回路、Verilog／VHDL ■備考： ・長期...

環境構築（UVM／SystemVerilog） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo...

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環境構築（UVM／SystemVerilog） ■使用ツール／言語： ◇Verilog、VHDL、SystemVerilog ◇Vivado、Quartus、Synopsys、Cadence、Mentor ◇UVM、JTAG、Oscillo...

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ドウェア） ・完成したSoCの機能評価/プロセスの構築（実機評価・使いこなし（ハード/ソフトウエア）、各種開発環境構築（ハード/ソフトウエア） 【開発ツール】 ・プログラミング言語（C/C++/Python/tcl 等） ・RTL（Verilog.../VHDL）、System-C ・SoC開発のためのEDAツール全般 ■魅力・やりがい： お客様に最新のサービスを最速で届けるSDVを実現するために必要な、”AIを省電力で実行できるカスタムSoC”を開発します。HondaのAIアル...

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アウト設計、特性検証、信頼性検証、FPGA設計 評価検証：次世代製品開発のための各種評価データ取得及び解析 ◎LSI設計開発 Verilog/VHDL 論理回路設計・検証 LSI論理回路設計/検証業務 半導体素子のレイアウト設計 ◎半導...

： 9:00～17:00 （実働7時間）休憩60分 ※残業有 資格・経験： ■学歴不問 ■未経験者は高専/大学学部卒以上 以下いずれかの経験・スキルのある方歓迎 ■電気・電子設計経験 ■FPGA、Verilog-HDL...、VHDL、DSPなどの設計経験 ■アナログ,デジタル回路設計経験 休日・休暇： 完全週休2日制（土・日）、祝日、GW、夏季休暇、年末年始、有給休暇、慶弔、他 ★年間休日123日 待遇： ■昇給年1回 ■賞与年2回 ■交通...

時間・曜日】 就業時間：9:00～18:00(所定労働時間：8時間0分) 休憩：60分 時間外労働：有 【時短勤務】 なし 【勤務時間タイプ】 固定（一般的な勤務時間） 【資格・経験】 ■必須条件： ・Verilog...、VHDL言語の経験 ・C言語の経験 ・デジタル回路設計において、実務経験が有ること （幅広い工程経験） ■歓迎条件： ・SystemVerilog言語の経験 【学歴】 高等学校卒業以上 【休日・休暇】 年間休日123日...

】 就業時間：8:40～17:30(所定労働時間：7時間50分) 休憩：60分 時間外労働：有 【時短勤務】 なし 【勤務時間タイプ】 固定（一般的な勤務時間） 【資格・経験】 ■必須条件： ・RTL（Verilog...／VHDL）の経験 ・FPGA設計者の経験 ・車載機器開発経験 ・仕様書作成経験 ・回路図再生経験 ・回路図が見れる方 ・CADパターン図が見れる方 ・DRBFM実施やレビュー参加経験 ・機能評価経験 ・特性評価経験（各種...