自社のリーダーや先輩がいるチームに配属されます 。 ベテラン社員（大ベテラン含む）から技術を盗み、若手メンバーと切磋琢磨できる「育てあう」風土があります 。 ■開発環境・使用言語 言語： C、C++、C#、Java、Python、Assembler、VHDL/Verilog-HDLなど...

自社のリーダーや先輩がいるチームに配属されます 。 ベテラン社員（大ベテラン含む）から技術を盗み、若手メンバーと切磋琢磨できる「育てあう」風土があります 。 ■開発環境・使用言語 言語： C、C++、C#、Java、Python、Assembler、VHDL/Verilog-HDLなど...

】 ・仕様検討、仕様書作成 ・RTL設計、ロジック設計 ・論理設計、論理合成 ・論理検証（ダイナミック検証、タイミング検証） ・ワンチップ検証（C言語） ・実機デバッグ ・ドキュメント類の作成 【言語】 Verilog、VHDL...

設計経験（Verilog／VHDLどちらか） ・標準イーサネットあるいは産業用ネットワークプロトコル実装経験 ・PC上のソフトウェア設計経験（言語不問） ・英文仕様書の読解スキル...

の知識/経験 ・制御ソフトウェアの開発経験 ・光学に関する知識/経験 【使用ソフトウエア・言語】 ソフト：Vivado（Xilinx社）、Quartus（Intel社）など 開発言語：Verilog、VHDL言語、Pythonなど...

プリ・バックエンド設計 ＊EDAツール Mentor社 Tessent Synopsys社 DFT ＊利用言語：Verilog・VHDL ＊使用OS・アプリ：Linuz/Windows, ［勤務地（住所）］ 東京都港区浜松町２−７...

/tcl 等) ・RTL(Verilog/VHDL),System-C ・設計・評価に必要なEDAツール全般 ・検証に必要なテスト機器全般 ［勤務地（住所）］ 栃木県芳賀郡芳賀町 ［待遇・福利厚生］ ＜給与詳細＞ 想定...要件 以下いずれかの資格・経験をお持ちの方 ・論理・物理設計 -SoCの一貫した開発経験 -SoC、LSI、ASICの要求仕様の作成経験 -ハードウェア言語（Verilog、VHDL、システムC）を用いた論理回路設計経験 -デジ...

保険） ［休日・休暇］ ■休日休暇 完全週休2日制（土日）、年末年始休暇、夏期休暇、有給休暇、年間休日125日以上 ［応募資格］ ■応募資格 必要経験：半導体（FPGA,LSI、SOC）デジタル回路の設計経験。Verilog、VHDL 歓迎...

ーエレクトロニクス分野の開発・設計、シミュレーション（例.PSIM）経験のある方 ・PLCプログラミング（例.Verilog／VHDL）経験のある方 ■求める人物像 ・異なる価値観や意見を尊重し、協調・協働できる方 ・責任感をもって業務に取り組める方 ・新し...

はサブリーダー経験がある方 ・HDL（Verilog,VHDL）を用いたFPGAやLSIの設計経験がある方 ・ASIC/FPGAでのRTL設計経験がある方 ・LSIRTL設計、ランダム検証の経験がある方 ・設計書、仕様書等のドキュメント作成ができる方 ・アナ...

週休二日(土日) 祝日、年末年始休暇、年次有給休暇、特別休暇制度 ［応募資格］ 【必須要件】 ■以下いずれか、もしくは合算で経験3年以上 ・HWとSWを統合したシステムの要件定義、設計経験 ・ロジック回路設計検証（Verilogもし...くはVHDL） ・アナログ回路設計検証 【歓迎要件】 ・リーダー経験 ・セキュリティ・システム設計経験、セキュリティ実装経験 ・セキュリティ評価経験経験 ・暗号の基礎知識...

プリ・バックエンド設計 ＊EDAツール Mentor社 Tessent Synopsys社 DFT ＊利用言語：Verilog・VHDL ＊使用OS・アプリ：Linuz/Windows, ［勤務地（住所）］ 東京都港区浜松町２−７...

コン及びその周辺回路知識がある方 ・HDL（Verilog,VHDL）を用いたFPGAやLSIの設計経験がある方」 ・ASIC/FPGAでのRTL設計経験がある方 ◆尚可 ・LSIRTL設計、ランダム検証の経験がある方 ・アナログ回路設計経験がある方 ・回路CADが使...

DFT(compier,tetramax,vcs, ＊利用言語：Verilog・VHDL,tcl, ＊使用OS・アプリ：Linuz/Windows, ［勤務地（住所）］ 神奈川県厚木市 大阪市北区 福岡市早良区 ［待遇・福利...

DFT(compier,tetramax,vcs, ＊利用言語：Verilog・VHDL,tcl, ＊使用OS・アプリ：Linuz/Windows, ［勤務地（住所）］ 神奈川県厚木市 大阪市北区 福岡市早良区 ［待遇・福利...

プリ・バックエンド設計 ＊EDAツール Mentor社 Tessent Synopsys社 DFT ＊利用言語：Verilog・VHDL ＊使用OS・アプリ：Linuz/Windows, ［勤務地（住所）］ 東京都港区浜松町２−７...

資格］ ◆必須 ・デジタル回路設計経験がある方 ・HDL（Verilog,VHDL）を用いたFPGAやLSIの設計経験がある方 ・設計書、仕様書等のドキュメント作成ができる方 ・電気回路設計（基板回路）および動作検証経験がある方 ・マイ...

、VxWorksによる開発・設計経験 ・Verilog−HDL、VHDL、SystemC、SystemVerilogの開発経験...

、Alutiumdesignerなど└言語：Verilog、VHDL、組み込みC言語 ■設計経験└アナログ/デジタル回路、FPGA/LSIなどの回路設計知識を活かした設計経験をお持ちの方└ハードウェア制御の経験をお持ちの方...

ムマネジメント経験またはそれに準ずる経験をお持ちの方 ◆尚可 ・オブジェクト指向による開発経験 ・C、C＋＋以外の言語による開発経験 ・ITRON、VxWorksによる開発・設計経験 ・Verilog−HDL、VHDL、SystemC、SystemVerilogの開発経験...